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Cache一致性最稳妥方案：用MPU将目标内存区设为非缓存（如TEX=1, C=0, B=0），这样DMA和CPU访问都直接走内存，无需手动clean/invalidate，但性能略降。

2026-09-09

关键点：DMA缓冲区大小必须为通道数的整数倍，且ADC的DMA请求在每次转换完成后触发，因此需确保DMA传输宽度与ADC数据寄存器对齐（如16位）。

2026-09-03

如果MCU支持，建议用硬件双缓冲（如STM32的DMA双缓冲模式），省去手动切换缓冲区的代码，但要注意缓冲区大小必须是2的幂次方，否则会出错。

2026-08-31

双缓冲竞态也可用‘半满/全满’中断配合FIFO，让CPU只读已满半区，DMA写空半区，天然隔离。

2026-08-29

将ADC的DMA请求优先级设为最高，并确保DMA控制器时钟频率足够，必要时调整AHB总线分频，以降低切换延迟。

2026-08-29

补充：STM32的RTC校准寄存器支持正负补偿，但注意写入后需等待同步，避免在低功耗唤醒瞬间写入导致冲突。

2026-08-27

补充：检查总线矩阵，将DMA通道映射到AHB1/APB1的不同桥，避免与LCD或以太网等外设争用同一总线。

2026-08-27

确认是否启用了DMA或中断嵌套，若回调中调用了HAL_UART_Receive_IT，需重新使能接收，否则后续数据不再触发中断。

2026-08-27

跨核时，建议将高优先级任务固定在一个核（xTaskCreatePinnedToCore），并确保队列在共享内存，避免缓存一致性问题。

2026-08-27

若多通道采样率不同，建议用ADC的注入组配合定时器分频，或使用DMA的突发传输（Burst）减少CPU干预，但同步性需靠硬件触发保证。

2026-08-27