《GD32VW553 TSN端点设计 硬件时间戳架构

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《GD32VW553 TSN端点设计》

• 硬件时间戳架构
  
  

// Verilog时间戳模块module timestamp (    input clk_125MHz,    output reg [63:0 ns_counter);always @(posedge clk_125MHz) begin    ns_counter <= ns_counter + 8; // 8ns精度endendmodule